超薄体场效应晶体管通过绝缘层与硅衬底实现电学隔离，是一种构建超大规模集成电路的基础元器件。超薄体场效应晶体管的名称来源于超薄的沟道层，通常其厚度在20纳米以下，属于一种全耗尽绝缘体上硅（silicon on insulator; SOI）场效应晶体管。超薄体场效应晶体管的概念出现在20世纪90年代初期，在21世纪初期开始出现大量实验制备报道，在2008年开始广泛见诸学术报道，并成为主流SOI技术公司的重要器件技术。

ETSOI器件的材料基础是一种复合衬底，即由硅晶圆片作为物理衬底，其上制备出二氧化硅薄膜作为电学隔离层，再制备出厚度在20纳米以下的硅薄膜作为有源层，形成硅-绝缘层-硅的三明治结构。在上述衬底上制备出金属-氧化物-半导体场效应晶体管（metal-oxide-semiconductor field effect transistor; MOSFET），即为ETSOI器件，其结构如图所示。

ETOSI结构示意图

ETSOI器件的衬底材料通常采用硅-氧化物键合以及氢注入剥离的办法实现硅-绝缘层-硅的结构，为了获得原子级的表面，通常需要进行化学机械抛光对顶部的硅膜进行减薄和平整。对于先进工艺节点的集成电路制造需求，通常顶部硅膜的厚度不均匀性在±5%以内。

ETSOI器件的基本工作原理与MOSFET类似，都是通过栅极电压控制沟道中的载流子实现反型，从而在源端和漏端电极之间建立起电流通道，实现电流的开关。得益于超薄硅膜，栅电极作用于沟道的电场非常容易将沟道中的电离杂质耗尽，进而在较低的电压下实现载流子反型。通常来说，ETSOI器件的阈值电压要比同等掺杂浓度的体硅MOSFET器件的阈值电压低。此外，由于这种电离杂质全部耗尽的特性，ETSOI器件阈值电压对于掺杂杂质浓度并不十分敏感，只有当掺杂浓度能够提供足够的电离杂质时，才会使得电离杂质耗尽所需的电场强度进一步增加，即所需栅电极的电压或者阈值电压升高。因此，ETSOI器件比较适合进行低电压操作，从而实现低功耗应用。

由于超薄体硅膜厚度很小，在22纳米节点时的厚度大概在6～10纳米，因此与源端、漏端的接触面积极小，受到漏端电场的影响也就相应地减弱，从而实现优异的短沟道效应抑制作用，主要是降低了漏致势垒降低效应（drain induced barrier lowering; DIBL）的影响。但是，在某些ETSOI技术当中，如果沟道下的绝缘介质层不是很薄的话，那么漏端电场已然能够通过绝缘层电容耦合作用到沟道中，使得沟道与下方绝缘层的背界面形成弱反型，从而破坏器件的短沟道效应控制力。因此，一般ETSOI器件的填埋绝缘介质层的厚度也会随同顶层硅膜一起减薄，通常会在10纳米左右。ETSOI器件的特性优势除了良好的短沟道效应之外，源漏端和衬底的寄生电容也随之减少，因此在器件的高频特性方面也具有一定的优势。此外，由于ETSOI在工作时的电场强度较低，因此一般具有很好的可靠性。

ETSOI器件也存在一些挑战，包括较高的寄生电阻、寄生的浮体双极晶体管特性、较差的散热特性和较高的工艺敏感性。其中，寄生电阻主要来源于超薄的硅膜，为了改善寄生电阻，通常需要在器件的源漏端进行一次选择性外延工艺，将源漏抬升起来。这种结构往往与源漏寄生电容存在矛盾，因此需要十分精细的参数优化。ETSOI器件固有的浮体效应会使得器件工作在热电子或者较高的结隧穿条件下时，可能由于额外的载流子注入效应触发源-沟道-漏之间的寄生双极晶体管，从而产生不必要的电流通道，破坏器件正常工作特性。ETSOI器件的超薄硅膜和填埋绝缘层结构使得整体的热导率较低，导致工作时的焦耳热可能无法快速散失而形成自热效应，使得载流子迁移率下降而破坏器件的电流。因此ETSOI器件并不适合工作于高功率条件下。最后，如前文所述，ETSOI器件的栅电极容易对超薄硅膜内的电离杂质形成全耗尽效应，而电离杂质数目与硅膜厚度息息相关，于是ETSOI器件的阈值电压转而对硅膜厚度十分敏感，这对ETSOI器件的工艺控制参数相比较常规MOSFET要增加更多的变量。

ETSOI器件具有优异的短沟道效应及较低的阈值电压，因此非常适合于先进节点下的低功耗集成电路应用，特别时是在移动计算、物联网节点等功耗敏感的场景下有较好的优势。此外，在汽车电子等高可靠领域内也展现了一定的应用潜力。