混合PIN肖特基二极管（MPS）在正向导通时PN结正常工作，少子载流子的注入引起电导调制从而降低漂移区电阻，大幅提升了高压器件的正向导通能力。

在高压领域（10千伏），一些固态变换器需要用到功率二极管，并且这类功率二极管通常工作在高温环境中。由于碳化硅功率器件的自热效应，高温使得器件漏电流升高。因此，采用碳化硅混合PIN肖特基二极管可以降低器件正向压降，同时能够减小高压功率二极管的反向恢复损耗，因而应用在高温、高压领域可以大幅降低封装和散热部件的体积和重量，提高电能利用率。

SiC MPS和碳化硅结型势垒肖特基二极管（junction barrier Schottky diode; JBS）结构类似，两者都包含P型注入区，从而形成结势垒降低器件反向时的肖特基接触表面电场，因此器件漏电流降低并且能够满足一定的正向抗浪涌能力。如图a、b、c依次是SiC PIN、SiC JBS和SiC MPS器件的半元胞结构示意图。不同之处是：SiC JBS器件正向导通时PN结并不工作，漂移区无空穴载流子注入，因此SiC JBS器件正向压降稍偏高；而SiC MPS器件，肖特基接触以下的区域比较窄以至于正向导通时PN结正常工作，少子载流子的注入引起电导调制从而降低漂移区电阻，大幅提升了高压器件的正向导通能力。由于发生了少子注入效应，SiC MPS器件的反向恢复速度低于SiC JBS器件但高于SiC PIN器件。因此，在高压电力电子领域，SiC MPS器件同时兼具低压降、低漏电和较少反向恢复电荷的折中优点。

半元胞结构示意图

由于P型掺杂区的存在，SiC MPS器件可以很容易实现中压至高压领域的二极管器件，SiC肖特基势垒高度可进一步降低从而提升器件导通能力。SiC MPS器件的设计内容主要包括优化P型掺杂层的几何尺寸（包括间距及深度），同时需要优化元胞布局，设计出合理的肖特基接触及PN结的面积比例，使得器件的电荷存储效应最优化。此外，优化器件终端结构，采用结终端扩展、浮空场限环、场板、刻蚀台面以及它们的组合等特殊设计方案，提升器件的击穿特性，降低器件表面处的漏电流。

SiC MPS器件含有双极型载流子导通形式，因而其更容易发生电学退化。这是由于碳化硅外延层经过长时间的大电流应力，其中的基平面位错会导致一些堆垛层错的形成，这使得碳化硅双极型器件的正向导通压降升高。降低基面位错（base plane dislocations; BPDs）的密度，相应的堆垛层错（stacking faults; SFs）的形成就会受到压制，因此需要进一步提升碳化硅外延层材料的质量。

碳化硅的热导率为3～5瓦/（厘米·开尔文），远高于硅1.5瓦/（厘米·开尔文）的热导率。随着碳化硅肖特基器件通态电阻的不断降低，人们对器件的封装要求越来越高，这是由于肖特基二极管工作在大电流条件下，发热会影响其可靠性。随着大功率碳化硅肖特基二极管应用的不断深入，降低热阻、保持良好散热能力的器件封装越来越受到关注。在提高器件微型化的同时，尽可能降低内部SiC MPS芯片到管脚的热阻，有效增大器件内部散热面积，可以弥补内部隔离层的散热缺陷，提高器件的热应力可靠性。